面向 ISE 软件用户的 Vivado Design Suite 高级 XDC 和静态时序分析培训
Vivado Advanced XDC and Static Timing Analysis for ISE Software Users |
培.训.特.点 |
实战授课,面向企业实际需求,项目实战。 |
培训讲师 |
华为,中科院,上海贝尔,中兴,Xilinx,Intel英特尔,T,NI,Cadence公司,Synopsys,IBM,Altera,synopsys,微软,飞思卡尔,等大型公司高级工程师,项目经理,技术支持专家,资深工程师。
,相关技术专业,有丰富的理论素养,十多年实际项目经历,开发过多个大型项目,热情,乐于技术分享。
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培训报名与课程定制 |
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班.级.规.模.及.环.境--热.线:4008699035 手.机:15921673576( 微.信.同.号) |
实战授课,培训后免费技术支持。 |
开课时间和上课地点 |
上课地点:【石家庄分部】:河北科技大学/瑞景大厦 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院【广州分部】:广粮大厦 【西安分部】:协同大厦 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路)【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【北京分部】:北京中山学院/福鑫大楼 【成都分部】:领馆区1号(中和大道)
最近开课时间(周末班/连续班/晚班): Vivado Design Suite 静态时序分析和 Xilinx 设计约束培训开班时间:即将开课,详情请咨询客服! |
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质.量.保.障 |
1、免费重修;
2、课程结束后,授课老师留联系方式,保障培训效果,免费技术支持。
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课程大纲 |
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面向 ISE 软件用户的 Vivado Design Suite 高级 XDC 和静态时序分析培训
Vivado Advanced XDC and Static Timing Analysis for ISE Software Users
Who Should Attend?
Existing Xilinx ISE Design Suite FPGA designers
Course Outline
1
Design Methodology Summary
Vivado IDE Review
Accessing the Design Database
Lab 1: Vivado IDE Database
Static Timing Analysis and Clocks
Lab 2: Vivado IDE Clocks
Inputs and Outputs
Lab 3:I/O Constraints
Timing Exceptions
Lab 4: Timing Exceptions
2
Advanced Timing Analysis
Advanced I/O Interface Constraints
Lab 5: Advanced I/O Timing
Project-Based and Non-Project Batch Design Flows
Scripting Using Project-Based and Non-Project Batch Flows
Lab 6a: Scripting in the Project-Based Flow
Lab 6b: Scripting in the Non-Project Batch Flow
3
FPGA Design Methodology Checklist
FPGA Design Methodology
HDL Coding Techniques
Reset Methodology
Lab 5: Resets
Lab 6: SRL and DSP Inference
Synchronization Circuits and the Clock Interaction Report
Timing Closure
FPGA Design Methodology Case Study
Lab 7: Timing Closure and Design Conversion
Appendix: Timing Constraints Review
Appendix: Synchronization Circuits and the Clock Interaction Report
Appendix: Fanout and Logic Replication
Appendix: Pipelining lab
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