北京上海成都西安时序及噪音分析培训班成都常州济南长沙武汉重庆哪家好哪里有

上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院【北京分部】：北京中山学院/福鑫大楼【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路）【成都分部】：领馆区1号（中和大道）【沈阳分部】：沈阳理工大学/六宅臻品【郑州分部】：郑州大学/锦华大厦【石家庄分部】：河北科技大学/瑞景大厦【广州分部】：广粮大厦【西安分部】：协同大厦
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　　　　　　　　时序及噪音分析培训班

1. MOS models
1.1 MOS basics
1.2 MOS I-V characteristics
1.3 Interconnect models
1.4 Scaling trends
2. Delay computation
2.1 Cell libraries
2.2 Effective capacitance
2.3 Interconnect delay
2.4 Cell model limitations
3. Static timing analysis
3.1 Topological analysis
3.2 Path enumeration
3.3 BFS vs DFS
3.4 Timing exception
3.5 Clock skew
3.6 Logic analysis
3.7 False path
4. Crosstalk timing analysis
4.1 Spice based models
4.2 Current based models
4.3 Noisy delay computation
4.4 Waveform effects
4.5 Timing window
4.6 Aggressor alignment
4.7 False coupling
5. Process variation
5.1 Process models
5.2 Chip-to-chip variation
5.3 Within chip variation
5.4 Process corners
6. Statistical timing analysis
6.1 Statistical timing analysis vs. static timing analysis
6.2 Method and implementation
6.3 Pron. & Cron.
7. Noise models
7.1 Coupling noise
7.2 Charge sharing
7.3 Leakage
7.4 Power supply noise
8. Static noise analysis
8.1 Noise computation
8.2 Noise immunity
8.3 Noise propagation
8.4 Multiple input noise
8.5 Simultaneous input/output noise
8.6 Noise window
8.7 Probabilistic analysis
9. Silicon timing/noise issues
9.1 Chip failure examples
9.2 Work-out methods to fix problems
10. 10. Signoff methodologies
10.1 Timing/noise signoff flow
10.2 Hierarchical analysis
10.3 Block timing models
10.4 Block noise models
10.5 Tool integration