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fpga设计时序约束和优化培训,Xilinx 7系列Transceive

 
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      每个班级的人数限3到5人,互动授课, 保障效果,小班授课。
  上间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山学院/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
最近开间(周末班/连续班/晚班):2018年3月18日
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课程大纲
 
  • fpga设计时序约束和优化培训 Xilinx 7系列Transceiver应用培训
    (1)FPGA设计时序约束
    (2)FPGA设计时序优化
    (1)Xilinx 7系列 Transceiver 概述
    (2)Xilinx 7 Series FPGA Transceiver 发送端介绍
    (3)Xilinx 7 Series FPGA Transceiver 接收端介绍
    (4)Xilinx 7 Series FPGA Transceiver 时钟介绍
    (5)Xilinx 7 Series FPGA Transceiver 复位介绍
    (6)Xilinx 7 Series FPGA Transceiver 动态配置介绍
    (1)Xilinx 7 Series FPGA Transceiver 使用总结
    (2)transceiver gbe example例化仿真演示,讲解
    (3)transceiver 5g速率应用 例化仿真演示,讲解
    (4)pcie2.0&dma 应用例化仿真演示,讲解
    (1)参考Xilinx的xtp200文档做ibert介绍
    (2)ibert_gbe光口工程生成以及开发板上演示,讲解
    (3)ibert_5g电口工程在开发板上演示,讲解
 

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